Introducción al diseño de circuitos integrados analógicos
Un capacitor de 2 pF fija el ancho de banda de un operacional integrado y crea un cero que le roba fase. Una resistencia de 1/gm en serie lo hace desaparecer.
01Del pliego de especificaciones al silicio
Diseñar un circuito integrado analógico es repartir un presupuesto: con una corriente y un área limitadas hay que obtener ganancia, ancho de banda, margen de fase, excursión de salida, ruido y offset. Electrónica Aplicada I presentó las bases, el apareamiento, la ley de Pelgrom y el diseño con \( g_m/I_D \), en diseño de circuitos integrados analógicos. Aquí se recorre el diseño de un bloque completo con todo lo visto en la materia: realimentación, respuesta en frecuencia y compensación.
| Etapa | Qué se decide | Herramienta |
|---|---|---|
| Especificación | Ganancia, GBW, margen de fase, slew rate, potencia, excursión | El sistema que usa el bloque |
| Topología | Una o dos etapas, cascodo plegado, entrada rail-to-rail | Cálculo a mano |
| Dimensionamiento | Corrientes, \( g_m/I_D \), largos y anchos | Curvas de \( g_m/I_D \) de la tecnología |
| Verificación | Esquinas de proceso, tensión y temperatura; Monte Carlo | Simulador SPICE con modelos del fabricante |
| Layout | Apareamiento, centroide común, guardas, blindajes | Editor de layout y extracción de parásitos |
02El operacional de dos etapas
El operacional CMOS más enseñado tiene un par diferencial con carga de espejo, una etapa diferencial que da ganancia y convierte a salida simple, seguida de una fuente común con carga activa. Cada etapa aporta una ganancia del orden de la intrínseca del transistor, y el producto supera fácilmente los 70 dB:
03Compensación de Miller y el cero
La compensación de Miller separa los polos: el primero baja y el segundo sube hasta cerca de \( g_{m6}/C_L \). Pero \( C_c \) crea además un camino directo de la entrada a la salida de la segunda etapa, que produce un cero en el semiplano derecho: suma atraso de fase como un polo, y le quita margen al amplificador:
Las reglas de diseño clásicas, de Allen y Holberg, piden \( g_{m6} \ge 10\, g_{m1} \) para alejar el cero y \( C_c \ge 0{,}22\, C_L \) para que el segundo polo quede a más de 2,2 veces el GBW: con eso el margen de fase ronda los 60°. El slew rate lo fija la corriente de cola cargando a \( C_c \), \( I_5/C_c \), salvo que la segunda etapa no alcance a cargar la carga: \( (I_6 - I_5)/C_L \).
Un operacional de dos etapas en un proceso de 3,3 V, con \( g_m/I_D = 10\ \mathrm{V^{-1}} \) en todos los transistores de señal, ganancia de continua 5000 y 0,2 pF de capacidad parásita en la salida de la primera etapa. Se usa como seguidor. La curva es la ganancia de lazo; la línea punteada marca 0 dB.
04Otras topologías y bloques
El cascodo plegado obtiene ganancia alta en una sola etapa: el único nodo de alta impedancia es la salida, la carga misma lo compensa y no hay cero de Miller. Es la elección habitual para cargas capacitivas, como en los circuitos de capacitores conmutados. Con una etapa de salida clase AB se obtiene excursión de riel a riel, y con dos pares complementarios en la entrada, entrada de riel a riel.
Alrededor de los amplificadores, un chip analógico necesita otros bloques: una referencia de bandgap, que combina la tensión base–emisor, que baja con la temperatura, con una tensión proporcional a la temperatura absoluta para obtener unos 1,2 V casi independientes de ella; una polarización de gm constante; reguladores LDO internos y conversores de datos. Todos se diseñan con el mismo método: especificar, elegir la topología, dimensionar a mano con \( g_m/I_D \) y verificar en el simulador.
05En el laboratorio
Dimensionar el operacional de dos etapas en un simulador SPICE con modelos de una tecnología abierta, como la SKY130, y comparar el margen de fase simulado con el calculado a mano.
Repetir la simulación en las esquinas de proceso y temperatura y con Monte Carlo del offset. Identificar qué especificación se pierde primero.
Simular la respuesta a un escalón grande y medir el slew rate de subida y de bajada. Explicar la asimetría.
06Errores frecuentes
- Olvidar el cero del semiplano derecho. Con \( g_{m6} \) chica, el cero se acerca y el margen de fase calculado con dos polos es optimista.
- Diseñar para la carga nominal. El segundo polo depende de \( C_L \); con más carga el margen cae.
- Achicar \( C_c \) para ganar GBW sin mirar el segundo polo. El GBW sube y el margen de fase baja.
- Confiar en el cálculo a mano sin simular las esquinas. Las corrientes y las capacidades cambian con el proceso y la temperatura.
07Autoevaluación
¿Qué GBW tiene un operacional con gm1 = 100 μS y Cc = 2 pF?
\( 10^{-4}/(2\pi \cdot 2\cdot10^{-12}) \approx 8 \) MHz.
Con gm6 = 2 mS y Cc = 2 pF, ¿dónde está el cero sin Rz?
En \( 2\cdot10^{-3}/(2\pi \cdot 2\cdot10^{-12}) \approx 159 \) MHz, en el semiplano derecho.
¿Qué slew rate da una cola de 20 μA con Cc = 2 pF?
10 V/μs.
¿Qué valor de Rz elimina el cero?
\( R_z = 1/g_{m6} \).
08Para ampliar
- Phillip E. Allen y Douglas R. Holberg. CMOS Analog Circuit Design. 3.ª ed., Oxford University Press, 2012. El procedimiento de diseño del operacional de dos etapas, paso a paso.
- Behzad Razavi. Design of Analog CMOS Integrated Circuits. 2.ª ed., McGraw-Hill, 2017. Los operacionales, la compensación y la referencia de bandgap con intuición física.
- Paul G. A. Jespers y Boris Murmann. Systematic Design of Analog CMOS Circuits Using Pre-Computed Lookup Tables. Cambridge University Press, 2017. El diseño con \( g_m/I_D \) llevado a un método sistemático.