Diseño de circuitos integrados analógicos
En un chip, ninguna resistencia vale lo que dice el plano, pero dos resistencias vecinas son casi idénticas. Todo el diseño analógico integrado se apoya en esa paradoja.
01Diseñar con cocientes
El diseño analógico integrado parte de una paradoja. Los valores absolutos de un chip son malos: una resistencia puede salir un 20 % arriba o abajo de su valor, la tensión umbral de un transistor varía decenas de milivolts de una oblea a otra, y ninguna capacidad es exacta. Pero dos componentes iguales, dibujados juntos en el mismo chip, son casi idénticos: su cociente se mantiene dentro de décimas de por ciento.
Por eso los circuitos integrados analógicos se diseñan para depender de cocientes y no de valores: la ganancia como cociente de dos resistencias, la corriente de un espejo como cociente de dos geometrías, el reparto de un par diferencial como diferencia entre dos transistores gemelos. Lo que limita la precisión ya no es la tolerancia, sino el desapareamiento.
02El desapareamiento y la ley de Pelgrom
Aun dibujados iguales, dos transistores difieren por efectos aleatorios a escala atómica: el número exacto de átomos de dopante bajo cada compuerta, las irregularidades del borde. Marcel Pelgrom mostró en 1989 que la dispersión de la diferencia entre dos transistores baja con la raíz de su área:
La consecuencia es un compromiso directo entre precisión y área: para reducir el offset a la mitad hay que cuadruplicar el área de los transistores de entrada, con más capacidad, menos velocidad y más costo. En un par diferencial MOS, el offset de entrada combina las dos fuentes:
Se fabrican virtualmente 4000 pares diferenciales MOS, cada uno con desapareamientos al azar según la ley de Pelgrom, y se grafica la distribución de su tensión de offset. Elegís el área de los transistores de entrada, la sobreexcitación y la especificación de offset que tiene que cumplir el chip.
03El dibujo importa tanto como el esquema
Además del desapareamiento aleatorio, hay errores sistemáticos que el dibujo del chip (el layout) puede evitar: gradientes de temperatura, de espesor de óxido o de tensión mecánica a lo largo de la oblea. Las técnicas clásicas:
- Centroide común: cada transistor del par se divide en partes que se reparten en cruz, de modo que un gradiente lineal afecte a los dos por igual.
- Interdigitado: los dedos de los dos transistores se alternan, A B A B.
- Elementos de relleno: transistores o resistencias inactivos en los extremos, para que los activos tengan todos el mismo entorno.
- Misma orientación y simetría: todos los dispositivos apareados en la misma dirección, con el mismo trazado de conexiones, lejos de los bordes y simétricos respecto de las fuentes de calor.
04Diseñar con \( g_m/I_D \)
En una tecnología moderna las ecuaciones de canal largo son poco confiables, y el diseño se organiza alrededor de un número: la eficiencia \( g_m/I_D \), cuánta transconductancia da cada ampere. Define en qué región trabaja el transistor:
| Región | \( g_m/I_D \) | Se gana | Se pierde |
|---|---|---|---|
| Inversión débil | Hasta unos 25 S/A, cerca del límite \( 1/nV_T \) | Máxima ganancia por corriente, mínimo consumo | Velocidad y área |
| Inversión moderada | 10 a 20 S/A | Un buen equilibrio | — |
| Inversión fuerte | Menos de 10 S/A | Velocidad, linealidad, mejor apareamiento de corriente | Consumo y excursión de salida |
El diseñador elige \( g_m/I_D \) para cada transistor según lo que necesita, obtiene la corriente de la \( g_m \) requerida, y el ancho sale de tablas medidas o simuladas de la tecnología.
05Un amplificador operacional de dos etapas
La arquitectura más enseñada reúne todo lo de esta materia: un par diferencial con espejo como carga activa, una etapa de fuente común de ganancia y un capacitor \( C_c \) entre la entrada y la salida de la segunda etapa que, por efecto Miller, fija un polo dominante y hace estable al amplificador con realimentación. Sus dos números clave salen directamente de la primera etapa:
06El flujo de diseño
- Especificación: ganancia, ancho de banda, ruido, offset, consumo, área.
- Esquema y dimensionado, con \( g_m/I_D \) o con ecuaciones.
- Simulación con los modelos de la fábrica, en todas las esquinas de proceso, tensión y temperatura, y con Monte Carlo para el desapareamiento.
- Layout, con las técnicas de apareamiento.
- Verificación: reglas de diseño (DRC), coincidencia entre layout y esquema (LVS) y extracción de los parásitos para volver a simular.
- Envío a fabricación y medición de las muestras.
07En el laboratorio
Medir la tensión de offset de diez amplificadores operacionales del mismo modelo y comparar la dispersión con la que figura en la hoja de datos como típica y máxima.
En un simulador con modelos de una tecnología CMOS, correr un análisis Monte Carlo de un par diferencial para dos áreas distintas y verificar que la dispersión escala como \( 1/\sqrt{WL} \).
Con una herramienta de layout libre, dibujar un par diferencial en centroide común de 2 × 2 y otro simple, y explicar qué gradiente cancela cada uno.
08Errores frecuentes
- Diseñar con valores absolutos. En un integrado, solo los cocientes son confiables.
- Usar transistores de entrada mínimos. El offset crece como la inversa de la raíz del área.
- Simular solo el caso típico. Un circuito tiene que funcionar en todas las esquinas y en toda la dispersión.
- Dejar el layout para el final. Un dibujo sin simetría arruina un buen esquema.
09Autoevaluación
¿Cuánta área hace falta para \( \sigma(\Delta V_{th}) = 1 \) mV con \( A_{VT} = 4 \) mV·µm?
\( WL = (4/1)^2 = 16 \) µm².
¿Qué pasa con el offset si se cuadruplica el área?
Se reduce a la mitad.
¿Qué problema resuelve el centroide común?
Los gradientes lineales a lo largo del chip, que afectan por igual a los dos transistores del par.
¿Cuál es la velocidad de respuesta con \( I_{SS} = 40 \) µA y \( C_c = 4 \) pF?
\( 40\text{ µA} / 4\text{ pF} = 10 \) V/µs.
10Para ampliar
- Behzad Razavi. Design of Analog CMOS Integrated Circuits. 2.ª ed., McGraw-Hill, 2017. El amplificador de dos etapas, la compensación y el layout analógico.
- Alan Hastings. The Art of Analog Layout. 2.ª ed., Prentice Hall, 2005. La referencia sobre apareamiento y técnicas de dibujo.
- Paul G. A. Jespers y Boris Murmann. Systematic Design of Analog CMOS Circuits Using Pre-Computed Lookup Tables. Cambridge University Press, 2017. El método \( g_m/I_D \) explicado por sus principales difusores.
- Marcel J. M. Pelgrom, Aad C. J. Duinmaijer y Anton P. G. Welbers. Matching Properties of MOS Transistors. IEEE Journal of Solid-State Circuits, 1989. El artículo original de la ley de apareamiento.