Inversor CMOS
Dos transistores, uno siempre apagado: esa es la razón por la que un procesador con miles de millones de compuertas puede funcionar sin derretirse.
01Dos transistores complementarios
El inversor CMOS es un PMOS entre la alimentación y la salida y un NMOS entre la salida y masa, con las dos compuertas unidas a la entrada. Con la entrada en 0, el PMOS conduce y el NMOS está apagado: la salida queda en \( V_{DD} \). Con la entrada en \( V_{DD} \), al revés. En cualquiera de los dos estados uno de los dos transistores está apagado y no hay camino de corriente entre la alimentación y masa: el inversor en reposo no consume nada más que la fuga.
Esa propiedad, más que ninguna otra, explica por qué CMOS reemplazó a todas las familias lógicas anteriores. Un chip con miles de millones de transistores sería imposible si cada compuerta consumiera en reposo como una compuerta TTL. Las ecuaciones de cada transistor son las de la unidad anterior.
02La característica de transferencia
Al barrer la entrada de 0 a \( V_{DD} \), la salida pasa por cinco regiones según en qué zona está cada transistor. En los extremos uno está apagado y la salida es exactamente \( V_{DD} \) o 0; en el medio los dos conducen, los dos están en saturación y la ganancia es enorme: la salida cae casi en vertical. El punto donde la entrada y la salida son iguales es el umbral de conmutación \( V_M \). Con el modelo de canal largo, igualando las dos corrientes de saturación:
Un inversor simétrico tiene el umbral en el medio y los dos márgenes de ruido iguales. Achicar el PMOS ahorra área y capacidad, a costa de correr \( V_M \) hacia abajo y hacer la subida más lenta.
03Márgenes de ruido
Una compuerta tiene que interpretar bien una entrada algo contaminada. Los puntos donde la pendiente de la característica vale −1 separan las zonas donde el ruido se atenúa de la zona donde se amplifica; se los llama \( V_{IL} \) y \( V_{IH} \):
Una segunda virtud, igual de importante: la ganancia en la zona de transición es mayor que 1, así que una cadena de compuertas regenera los niveles. Una señal degradada vuelve a 0 o a \( V_{DD} \) exactos después de pasar por unas pocas compuertas.
Un inversor con umbrales de 0,5 V en los dos transistores, \( \mu_n / \mu_p = 2{,}5 \) y modelo de canal largo con una leve modulación del largo del canal. Elegís la alimentación y la relación de anchos \( W_p / W_n \); el programa resuelve la salida para cada entrada igualando las dos corrientes, y dibuja también la corriente que circula de la alimentación a masa.
04Retardo
La salida de un inversor maneja una capacidad: las compuertas que le siguen, las conexiones y sus propias junturas de drenador. Cambiar de estado es cargar o descargar esa capacidad con la corriente del transistor que conduce, así que el retardo es aproximadamente
Para manejar una carga grande (un bus, un pin de salida) se usa una cadena de inversores cada uno más ancho que el anterior. El diseño óptimo hace crecer el ancho en un factor cercano a 4 por etapa, y el número de etapas crece con el logaritmo de la carga.
05Potencia
Aunque no consume en reposo, el inversor consume cada vez que conmuta. Hay tres componentes:
El término dinámico explica la estrategia de toda la electrónica de bajo consumo: la potencia baja con el cuadrado de la tensión, así que bajar \( V_{DD} \) es lo más eficaz. Con 1 fF por compuerta, 0,8 V, 3 GHz y una actividad de 0,1, cada compuerta consume 0,19 µW; cien millones de compuertas, 19 W. Con el final del escalado de Dennard, la corriente de fuga pasó a ser una parte importante del total, y los procesadores apagan por completo los bloques que no usan.
06El inversor en los circuitos integrados reales
| Tema | Qué hay que saber |
|---|---|
| Serie 4000 | La primera familia CMOS, de 3 a 18 V, lenta pero de consumo mínimo |
| 74HC y 74HCT | CMOS rápido con los pines de la serie 74; la HCT acepta niveles de entrada TTL |
| Entradas al aire | Una entrada CMOS sin conectar queda en la zona de transición: los dos transistores conducen, la compuerta oscila y calienta |
| Latch-up | Las regiones P y N del inversor forman un tiristor parásito que, disparado por una sobretensión en un pin, cortocircuita la alimentación |
| Descargas electrostáticas | Cada pin tiene diodos hacia la alimentación y hacia masa que protegen las compuertas |
El tiristor parásito del latch-up es el mismo dispositivo de cuatro capas de la unidad sobre dispositivos multijuntura, solo que acá aparece sin que nadie lo quiera.
07En el laboratorio
Con un 74HC04 alimentado a 5 V y a 3,3 V, barrer la entrada con una fuente variable y medir la salida. Ubicar \( V_M \), \( V_{IL} \) y \( V_{IH} \) y compararlos con los de la hoja de datos.
Con un amperímetro en la alimentación del mismo integrado, barrer lentamente la entrada y medir el pico de corriente en la zona de transición. Repetir dejando la entrada al aire.
Excitar un inversor con una onda cuadrada de 100 kHz a 10 MHz con una carga de 100 pF y medir la corriente media de alimentación. Verificar que crece en proporción a la frecuencia y estimar \( C_L \) a partir de la pendiente.
08Errores frecuentes
- Hacer el PMOS del mismo ancho que el NMOS esperando simetría. Los huecos son más lentos; el umbral se corre hacia abajo.
- Dejar entradas sin conectar. La compuerta queda en la zona de transición, consume y puede oscilar.
- Creer que CMOS no consume. No consume en reposo; conmutando, la potencia crece con la frecuencia y con \( V_{DD}^2 \).
- Excitar una carga grande con una sola compuerta mínima. El retardo crece con la carga; se usa una cadena de inversores progresivos.
- Aplicar tensión a una entrada con el integrado sin alimentación. Los diodos de protección conducen y pueden disparar el latch-up.
09Autoevaluación
¿Por qué el inversor CMOS no consume en reposo?
Porque en cualquiera de los dos estados uno de los dos transistores está apagado y no hay camino entre la alimentación y masa.
Con \( \mu_n / \mu_p = 2{,}5 \) y umbrales iguales, ¿qué relación de anchos pone \( V_M \) en \( V_{DD}/2 \)?
\( W_p / W_n = 2{,}5 \), para que \( k_p = k_n \).
¿Cuánto baja la potencia dinámica si \( V_{DD} \) pasa de 1,2 a 0,9 V?
Al \( (0{,}9/1{,}2)^2 = 56 \) %: casi la mitad.
¿Qué es el latch-up?
El disparo de un tiristor parásito formado por las regiones P y N del circuito CMOS, que cortocircuita la alimentación hasta que se la corta.
¿Por qué una cadena de inversores regenera los niveles lógicos?
Porque la ganancia en la zona de transición es mucho mayor que 1 y fuera de ella es menor: los niveles intermedios se empujan hacia 0 o hacia \( V_{DD} \) en cada etapa.
10Para ampliar
- Jan M. Rabaey, Anantha Chandrakasan y Borivoje Nikolić. Digital Integrated Circuits: A Design Perspective. 2.ª ed., Prentice Hall, 2003. El capítulo del inversor CMOS es la referencia: transferencia, márgenes, retardo y potencia.
- Neil H. E. Weste y David Money Harris. CMOS VLSI Design: A Circuits and Systems Perspective. 4.ª ed., Addison-Wesley, 2011. El esfuerzo lógico para dimensionar cadenas de compuertas y los problemas de los circuitos reales.
- Adel S. Sedra y Kenneth C. Smith. Microelectronic Circuits. 7.ª ed., Oxford University Press, 2014. El inversor deducido desde las curvas del MOS, con ejemplos numéricos.