Lenguajes descriptores de hardware

01Describir hardware, no programarlo

Un lenguaje descriptor de hardware (HDL) se parece a un lenguaje de programación y no es uno. Un programa en C es una lista de instrucciones que un procesador ejecuta de a una, en orden. Una descripción en VHDL o Verilog es la descripción de un circuito: cada sentencia es un pedazo de hardware que existe y funciona al mismo tiempo que todos los demás. No hay un «ahora se ejecuta esta línea»; hay compuertas y flip-flops que reaccionan todos a la vez a sus entradas.

Ese cambio de mentalidad es la dificultad principal de esta unidad, y casi todos los errores de quien aprende HDL vienen de escribir como si fuera C: esperar que las cosas pasen en orden, usar variables como en un programa, o escribir un bucle esperando que se repita en el tiempo cuando en realidad se va a desplegar en hardware copiado.

02VHDL y Verilog

Dos lenguajes dominan el diseño digital desde los años ochenta, y cualquier herramienta de FPGA acepta los dos:

El mismo contador de cuatro bits con reset sincrónico, en los dos:

library ieee;
use ieee.std_logic_1164.all;
use ieee.numeric_std.all;

entity contador is
  port (clk, rst : in  std_logic;
        q        : out unsigned(3 downto 0));
end;

architecture rtl of contador is
  signal c : unsigned(3 downto 0);
begin
  process (clk) begin
    if rising_edge(clk) then
      if rst = '1' then c <= (others => '0');
      else             c <= c + 1;
      end if;
    end if;
  end process;
  q <= c;
end;VHDL

module contador (
  input            clk, rst,
  output reg [3:0] q
);
  always @(posedge clk)
    if (rst) q <= 4'd0;
    else     q <= q + 4'd1;
endmoduleVerilog

Las dos describen exactamente el mismo circuito: cuatro flip-flops D, un sumador de cuatro bits que suma uno y un multiplexor que elige entre la suma y cero según el reset. Ninguna de las dos «cuenta» en el sentido de un programa: describen la conexión que, flanco a flanco, hace contar al hardware.

03Bloqueante y no bloqueante

En Verilog hay dos maneras de asignar dentro de un bloque con reloj, y confundirlas produce circuitos distintos de los que se querían:

04Simulación y síntesis

Un mismo archivo HDL tiene dos destinos. El simulador lo ejecuta para ver cómo se comporta en el tiempo; el sintetizador lo traduce a compuertas y flip-flops reales. No todo lo que simula se puede sintetizar:

Por eso todo diseño se verifica con un banco de prueba (testbench): un módulo que no se sintetiza, que genera los estímulos, observa las salidas y compara con lo esperado. En la industria, escribir la verificación lleva más trabajo que escribir el diseño.

05Diferencias con un lenguaje procedural

06Dónde aparece en la electrónica

07En el laboratorio

08Errores frecuentes

• Pensar las sentencias como pasos en el tiempo. Son partes de un circuito que funcionan a la vez.
• Usar asignación bloqueante en un bloque con reloj. Colapsa registros y rompe desplazamientos e intercambios.
• Dejar un if sin else en lógica combinacional. Genera un latch.
• Esperar que #10 produzca un retardo en la FPGA. El sintetizador lo ignora.
• No escribir banco de prueba. Lo que no se simuló, falla en la placa.

09Autoevaluación

10Para ampliar

• Pong P. Chu. FPGA Prototyping by VHDL Examples. 2.ª ed., Wiley, 2017. VHDL aprendido construyendo circuitos reales sobre una placa, con la síntesis siempre a la vista.
• Samir Palnitkar. Verilog HDL: A Guide to Digital Design and Synthesis. 2.ª ed., Prentice Hall, 2003. El texto clásico de Verilog, con el capítulo de asignaciones bloqueantes y no bloqueantes.
• Clifford E. Cummings. Nonblocking Assignments in Verilog Synthesis, Coding Styles That Kill!. SNUG San José, 2000. El artículo que fijó las reglas de estilo que hoy usa toda la industria.